如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。

設(shè)計一個3‐8譯碼器。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

設(shè)計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

設(shè)計一個四位全加器。

設(shè)計一個D觸發(fā)器。

設(shè)計一個8位計數(shù)器。

使用case語句實現(xiàn)四選一多路選擇器。