問(wèn)答題
設(shè)計(jì)一款數(shù)據(jù)鎖存器（8位輸入端Q，8位輸出端D）編寫完下面程序。
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最新試題
利用verilog語(yǔ)言設(shè)計(jì)一個(gè)1/2分頻器。
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編寫一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
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用Veriog描述帶清零端的4位寄存器。
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設(shè)計(jì)一個(gè)觸發(fā)器。
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數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路選出來(lái)的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。
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下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。
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使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。
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設(shè)計(jì)一個(gè)3‐8譯碼器。
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編寫一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。
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設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。
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