同步D觸發(fā)器的程序如下，補全程序。

設計一個異步清零D觸發(fā)器。

半加器的程序如下，補全程序。

設計一個8位計數(shù)器。

設計一個帶復位端且對輸入時鐘clk進行二分頻模塊，設計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

用Veriog描述帶清零端的4位寄存器。

利用verilog語言設計一個1/2分頻器。