設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。

設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。

利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。

設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。

設(shè)計(jì)一個(gè)3‐8譯碼器。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

用Veriog描述帶清零端的4位寄存器。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。

使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。