四位全加器程序如下，補全程序。

設(shè)計一個同步清零D觸發(fā)器。

設(shè)計一個順序脈沖。

用Veriog描述帶清零端的4位寄存器。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

設(shè)計一個8位計數(shù)器。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

觸發(fā)器設(shè)計程序如下，補全程序。