半加器的程序如下，補全程序。

用Veriog描述帶清零端的4位寄存器。

設(shè)計一個8位計數(shù)器。

設(shè)計一個觸發(fā)器。

設(shè)計一個四位全加器。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

利用verilog語言設(shè)計一個1/2分頻器。