同步D觸發(fā)器的程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)順序脈沖。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。

使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。

利用verilog語(yǔ)言設(shè)計(jì)一個(gè)1/2分頻器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。