設(shè)計一個同步清零D觸發(fā)器。

觸發(fā)器設(shè)計程序如下，補(bǔ)全程序。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補(bǔ)全程序。

設(shè)計一個異步清零D觸發(fā)器。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。

四位全加器程序如下，補(bǔ)全程序。

利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。

設(shè)計一個D觸發(fā)器。

利用verilog語言設(shè)計一個1/2分頻器。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。