問(wèn)答題設(shè)計(jì)一個(gè)D觸發(fā)器。
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1.問(wèn)答題設(shè)計(jì)一個(gè)電平敏感型鎖存器。
2.問(wèn)答題設(shè)計(jì)一個(gè)移位寄存器。
3.問(wèn)答題利用verilogHDL語(yǔ)言描述單向總線緩沖器。
4.問(wèn)答題利用verilogHDL語(yǔ)言描述1位半加器。
5.問(wèn)答題利用verilogHDL語(yǔ)言描述二輸入與非門(mén)。
最新試題
設(shè)計(jì)一個(gè)觸發(fā)器。
題型：?jiǎn)柎痤}
補(bǔ)充完整下面D觸發(fā)器的程序代碼。
題型：?jiǎn)柎痤}
請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。
題型：?jiǎn)柎痤}
利用Verilog語(yǔ)言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。
題型：?jiǎn)柎痤}
利用verilog語(yǔ)言設(shè)計(jì)一個(gè)1/2分頻器。
題型：?jiǎn)柎痤}
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
使用case語(yǔ)句實(shí)現(xiàn)四選一多路選擇器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)D觸發(fā)器。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
題型：?jiǎn)柎痤}