利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。

請根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。

編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。

四位全加器程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)四位全加器。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

半加器的程序如下，補(bǔ)全程序。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。

設(shè)計(jì)一個(gè)8‐3編碼器。