A.流水線
B.樹型結(jié)構(gòu)
C.遲置信號后移
D.資源共享
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下列代碼描述中,不能產(chǎn)生時序邏輯的()
A.A
B.B
C.C
下列描述中采用時鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是()
A.A
B.B
C.C
D.D
A、integer cou [7:0] ;
B、reg bool [16:0] ;
C、integer mat [4:0][0:127] ;
D、reg [8*8:1] carray_value;
A.reg類型
B.net類型
C.reg或net類型
D.整數(shù)類型
最新試題
設(shè)計一個8位計數(shù)器。
設(shè)計一個四位全加器。
用Veriog描述帶清零端的4位寄存器。
設(shè)計一帶異步復(fù)位端、異步置數(shù)段(低電平有效)的四位加法計數(shù)器,時鐘clk上升沿有效),復(fù)位信號clr,置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中,能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表(8選1數(shù)據(jù)選擇器的真值表)編寫Verilog代碼。
利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下,補全程序。
補充完整下面D觸發(fā)器的程序代碼。
請根據(jù)所學(xué)知識,用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器,真值表如下圖。其中:輸入8個互斥的信號,輸出3位二進制代碼。
設(shè)計一個D觸發(fā)器。
使用case語句實現(xiàn)四選一多路選擇器。