單項(xiàng)選擇題
下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（）
A.A
B.B
C.C
D.D
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1.單項(xiàng)選擇題下列數(shù)組描述中不正確的代碼是（）。
A、integer cou [7:0] ;
B、reg bool [16:0] ;
C、integer mat [4:0][0:127] ;
D、reg [8*8:1] carray_value;
2.單項(xiàng)選擇題inout端口可以定義成下列哪種數(shù)據(jù)類型（）。
A.reg類型
B.net類型
C.reg或net類型
D.整數(shù)類型
最新試題
設(shè)計(jì)一個(gè)D觸發(fā)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
題型：?jiǎn)柎痤}
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)四位全加器。
題型：?jiǎn)柎痤}
利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)8‐3編碼器。
題型：?jiǎn)柎痤}
編寫一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
題型：?jiǎn)柎痤}
四位全加器程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
使用Verilog語言設(shè)計(jì)一個(gè)脈沖發(fā)生器。
題型：?jiǎn)柎痤}