請根據(jù)所學知識，用verilog-HDL硬件描述語言設計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

使用case語句實現(xiàn)四選一多路選擇器。

用Veriog描述帶清零端的4位寄存器。

補充完整下面D觸發(fā)器的程序代碼。

利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

利用賦值語句設計組合邏輯的3‐8譯碼器設計程序如下，補全程序。

觸發(fā)器設計程序如下，補全程序。

設計一個4位計數(shù)器。

設計一個8‐3編碼器。

設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。