設(shè)計(jì)一個D觸發(fā)器。

設(shè)計(jì)一個4位計(jì)數(shù)器。

如下圖，并根據(jù)時間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計(jì)一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進(jìn)制代碼。

設(shè)計(jì)一個順序脈沖。

用Veriog描述帶清零端的4位寄存器。

利用verilog語言設(shè)計(jì)一個1/2分頻器。

利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。