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填空題塊語句有兩種，一種是begin-end語句，通常用來標(biāo)志（）執(zhí)行的語句；一種是fork-join語句，通常用來標(biāo)志（）執(zhí)行的語句。

1.填空題一個(gè)大型的組合電路總延時(shí)為100ns，采用流水線將它分為兩個(gè)較小的組合電路，理論上電路最高工作頻率可達(dá)（）MHz。

2.填空題Verilog 語言規(guī)定的兩種主要的數(shù)據(jù)類型分別是 wire(或 net) 和 reg 。程序模塊中輸入，輸出信號(hào)的缺省類型為（）。

3.填空題Verilog語言規(guī)定了邏輯電路中信號(hào)的4種狀態(tài)，分別是0，1，X和Z。其中0表示低電平狀態(tài)，1表示高電平狀態(tài)，X表示不定態(tài)（或未知狀態(tài)），Z表示（）。

4.填空題你所知道的可編程邏輯器件有（至少兩種）：（）。

5.填空題IEEE 標(biāo)準(zhǔn)的硬件描述語言是（）和 VHDL。

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