8-3編碼器的真值表如下表所示，完成整個程序的編寫。

半加器的程序如下，補全程序。

四位全加器程序如下，補全程序。

設(shè)計一個有清零、使能、裝載功能的四位十進制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

請根據(jù)所學知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

設(shè)計一個順序脈沖。

設(shè)計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

設(shè)計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

設(shè)計一個同步清零D觸發(fā)器。

使用verilog設(shè)計一個七段數(shù)碼管譯碼器。