設計一個順序脈沖。

使用case語句實現(xiàn)四選一多路選擇器。

設計一個8‐3編碼器。

補充完整下面D觸發(fā)器的程序代碼。

設計一個同步清零D觸發(fā)器。

觸發(fā)器設計程序如下，補全程序。

設計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

四位全加器程序如下，補全程序。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

用Veriog描述帶清零端的4位寄存器。