設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

設(shè)計一個D觸發(fā)器。

半加器的程序如下，補全程序。

設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

設(shè)計一個同步清零D觸發(fā)器。

設(shè)計一個8位計數(shù)器。

設(shè)計一個有清零、使能、裝載功能的四位十進制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

使用case語句實現(xiàn)四選一多路選擇器。

四位全加器程序如下，補全程序。