設(shè)計一個同步清零D觸發(fā)器。

設(shè)計一個觸發(fā)器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計一個3‐8譯碼器。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

用Veriog描述帶清零端的4位寄存器。

設(shè)計一個順序脈沖。

設(shè)計一個4位計數(shù)器。

利用verilog語言設(shè)計一個1/2分頻器。