半加器的程序如下，補(bǔ)全程序。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。

設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

設(shè)計(jì)一個(gè)D觸發(fā)器。

用Veriog描述帶清零端的4位寄存器。

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號(hào)：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號(hào)：和數(shù)s[3：0]；進(jìn)位co。