設(shè)計(jì)一個(gè)帶復(fù)位端且對輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。

使用Verilog語言設(shè)計(jì)一個(gè)脈沖發(fā)生器。

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。

設(shè)計(jì)一個(gè)D觸發(fā)器。

利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。

設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號en為高電平時(shí)真值表如下。