使用verilog設(shè)計一個七段數(shù)碼管譯碼器。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

設(shè)計一個4位計數(shù)器。

觸發(fā)器設(shè)計程序如下，補全程序。

用Veriog描述帶清零端的4位寄存器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

設(shè)計一個同步清零D觸發(fā)器。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

設(shè)計一個3‐8譯碼器。

設(shè)計一個異步清零D觸發(fā)器。