設(shè)計一個同步清零D觸發(fā)器。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

同步D觸發(fā)器的程序如下，補全程序。

設(shè)計一個異步清零D觸發(fā)器。

設(shè)計一個順序脈沖。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

設(shè)計一個觸發(fā)器。

觸發(fā)器設(shè)計程序如下，補全程序。

四位全加器程序如下，補全程序。