使用case語句實現(xiàn)四選一多路選擇器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

四位全加器程序如下，補全程序。

設(shè)計一個4位計數(shù)器。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

利用verilog語言設(shè)計一個1/2分頻器。

使用verilog設(shè)計一個七段數(shù)碼管譯碼器。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

補充完整下面D觸發(fā)器的程序代碼。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。