設計一個順序脈沖。

使用verilog設計一個七段數(shù)碼管譯碼器。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

設計一個異步清零D觸發(fā)器。

設計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據data、輸出qout。

利用賦值語句設計組合邏輯的3‐8譯碼器設計程序如下，補全程序。

設計一個3‐8譯碼器。

用Veriog描述帶清零端的4位寄存器。

如下圖，并根據時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據。

數(shù)據選擇器是在多路數(shù)據傳送過程中，能夠根據需要將其中任意一路選出來的電路。根據下表（8選1數(shù)據選擇器的真值表）編寫Verilog代碼。