請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號，輸出3位二進(jìn)制代碼。

用Veriog描述帶清零端的4位寄存器。

設(shè)計(jì)一個(gè)四位全加器。

利用賦值語句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

編寫一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。

編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

同步D觸發(fā)器的程序如下，補(bǔ)全程序。

四位全加器程序如下，補(bǔ)全程序。