設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

設(shè)計(jì)一個(gè)觸發(fā)器。

設(shè)計(jì)一個(gè)8‐3編碼器。

用Veriog描述帶清零端的4位寄存器。

設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。

利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。

半加器的程序如下，補(bǔ)全程序。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。