編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

利用verilog語言設計一個1/2分頻器。

設計一個8位計數(shù)器。

設計一個帶復位端且對輸入時鐘clk進行二分頻模塊，設計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

使用Verilog語言設計一個脈沖發(fā)生器。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

觸發(fā)器設計程序如下，補全程序。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

設計一個順序脈沖。