問(wèn)答題利用verilogHDL語(yǔ)言描述二輸入與非門。
您可能感興趣的試卷
你可能感興趣的試題
1.問(wèn)答題利用verilogHDL語(yǔ)言描述D觸發(fā)器。
2.問(wèn)答題利用verilogHDL語(yǔ)言描述4位乘法器。
3.問(wèn)答題設(shè)計(jì)一個(gè)數(shù)據(jù)選擇器程序。
4.問(wèn)答題設(shè)計(jì)數(shù)據(jù)鎖存器程序。
5.問(wèn)答題設(shè)計(jì)一個(gè)計(jì)數(shù)器程序。
最新試題
設(shè)計(jì)一個(gè)D觸發(fā)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。
題型：?jiǎn)柎痤}
利用verilog語(yǔ)言設(shè)計(jì)一個(gè)1/2分頻器。
題型：?jiǎn)柎痤}
觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
半加器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)四位全加器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。
題型：?jiǎn)柎痤}