A.input P[3:0],Q,R;
B.input P,Q,R[3:0];
C.input P[3:0],Q[3:0],R[3:0];
D.input [3:0] P,[3:0]Q,[0:3]R;
E.input [3:0] P,Q,R;
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子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（）。
①流水線設(shè)計(jì)
②資源共享
③邏輯優(yōu)化
④串行化
⑤寄存器配平
⑥關(guān)鍵路徑法
A.①③⑤
B.②③④
C.②⑤⑥
D.①④⑥
最新試題
使用Verilog語言設(shè)計(jì)一個(gè)脈沖發(fā)生器。
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號(hào)en為高電平時(shí)真值表如下。
設(shè)計(jì)一個(gè)順序脈沖。
設(shè)計(jì)一個(gè)3‐8譯碼器。
觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。
設(shè)計(jì)一個(gè)8‐3編碼器。
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。
設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。
利用賦值語句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。