補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。

設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)D觸發(fā)器。

利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。

請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。

四位全加器程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。

利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。