同步D觸發(fā)器的程序如下，補全程序。

設(shè)計一個同步清零D觸發(fā)器。

設(shè)計一個8位計數(shù)器。

設(shè)計一個8‐3編碼器。

設(shè)計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

使用case語句實現(xiàn)四選一多路選擇器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

觸發(fā)器設(shè)計程序如下，補全程序。