問(wèn)答題

試使用 Verilog HDL 設(shè)計(jì)一個(gè) 10 進(jìn)制計(jì)數(shù)器，規(guī)定模塊定義為 modulecount10(out,clr,clk),其中 clk 為時(shí)鐘輸入，clr 為同步清零輸入，低電平有效，out 為計(jì)數(shù)器輸出。
（1） 寫(xiě)出 10 進(jìn)制計(jì)數(shù)器 Verilog HDL 設(shè)計(jì)程序并注釋?zhuān)?br /> （2） 寫(xiě)出 10 進(jìn)制計(jì)數(shù)器 Verilog HDL 測(cè)試文件并注釋?zhuān)?/p>


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2.單項(xiàng)選擇題Verilog語(yǔ)言與C語(yǔ)言的區(qū)別，不正確的描述是（）

A.Verilog語(yǔ)言可實(shí)現(xiàn)并行計(jì)算，C語(yǔ)言只是串行計(jì)算；
B.Verilog語(yǔ)言可以描述電路結(jié)構(gòu)，C語(yǔ)言僅僅描述算法；
C.Verilog語(yǔ)言源于C語(yǔ)言，包括它的邏輯和延遲；
D.Verilog語(yǔ)言可以編寫(xiě)測(cè)試向量進(jìn)行仿真和測(cè)試。

3.單項(xiàng)選擇題關(guān)于函數(shù)的描述下列說(shuō)法不正確的是（）

A.函數(shù)定義中不能包含任何時(shí)序控制語(yǔ)句；
B.函數(shù)至少有一個(gè)輸入，包含任何輸出或雙向端口；
C.函數(shù)只返回一個(gè)數(shù)據(jù)，其缺省為reg類(lèi)型；
D.函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。

4.單項(xiàng)選擇題關(guān)于過(guò)程塊以及過(guò)程賦值描述中，下列正確的是（）

A.在過(guò)程賦值語(yǔ)句中表達(dá)式左邊的信號(hào)一定是寄存器類(lèi)型
B.過(guò)程塊中的語(yǔ)句一定是可綜合的
C.在過(guò)程塊中，使用過(guò)程賦值語(yǔ)句給wire賦值不會(huì)產(chǎn)生錯(cuò)誤
D.過(guò)程塊中時(shí)序控制的種類(lèi)有簡(jiǎn)單延遲、邊沿敏感和電平敏感

5.單項(xiàng)選擇題下列描述代碼可綜合的是（）

A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever