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A.Verilog語言可實現(xiàn)并行計算，C語言只是串行計算；
B.Verilog語言可以描述電路結(jié)構(gòu)，C語言僅僅描述算法；
C.Verilog語言源于C語言，包括它的邏輯和延遲；
D.Verilog語言可以編寫測試向量進(jìn)行仿真和測試。
A.函數(shù)定義中不能包含任何時序控制語句；
B.函數(shù)至少有一個輸入，包含任何輸出或雙向端口；
C.函數(shù)只返回一個數(shù)據(jù)，其缺省為reg類型；
D.函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。
A.在過程賦值語句中表達(dá)式左邊的信號一定是寄存器類型
B.過程塊中的語句一定是可綜合的
C.在過程塊中，使用過程賦值語句給wire賦值不會產(chǎn)生錯誤
D.過程塊中時序控制的種類有簡單延遲、邊沿敏感和電平敏感
最新試題
使用case語句實現(xiàn)四選一多路選擇器。
利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。
設(shè)計一個8‐3編碼器。
編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
設(shè)計一個4位計數(shù)器。
設(shè)計一個有清零、使能、裝載功能的四位十進(jìn)制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。
利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。
編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。
觸發(fā)器設(shè)計程序如下，補(bǔ)全程序。