A.在過程賦值語句中表達式左邊的信號一定是寄存器類型
B.過程塊中的語句一定是可綜合的
C.在過程塊中,使用過程賦值語句給wire賦值不會產(chǎn)生錯誤
D.過程塊中時序控制的種類有簡單延遲、邊沿敏感和電平敏感
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A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever
A.一段式寄存器輸出,易產(chǎn)生毛刺,不利于時序約束;
B.二段式組合邏輯輸出,不產(chǎn)生毛刺,有利于時序約束;
C.三段式寄存器輸出,不產(chǎn)生毛刺,有利于時序約束;
D.所有描述風格都是寄存器輸出,易產(chǎn)生毛刺,有利于時序約束。
A.流水線
B.樹型結構
C.遲置信號后移
D.資源共享
下列代碼描述中,不能產(chǎn)生時序邏輯的()
A.A
B.B
C.C
下列描述中采用時鐘正沿觸發(fā)且reset異步下降沿復位的代碼描述是()
A.A
B.B
C.C
D.D
最新試題
設計一個帶復位端且對輸入時鐘clk進行二分頻模塊,設計要求:復位信號為同步、高電平有效,時鐘的下降沿觸發(fā)。
如下圖,并根據(jù)時間狀態(tài)圖把程序補充完整,clr是清零使能端,高電平有效,脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
觸發(fā)器設計程序如下,補全程序。
用Veriog描述帶清零端的4位寄存器。
請根據(jù)所學知識,用verilog-HDL硬件描述語言設計一個8-3線編碼器,真值表如下圖。其中:輸入8個互斥的信號,輸出3位二進制代碼。
設計一個同步清零D觸發(fā)器。
四位全加器程序如下,補全程序。
編寫一個帶預置位,清零輸入,上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。
設計一個D觸發(fā)器。
設計一個觸發(fā)器。