利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

設(shè)計一個8位計數(shù)器。

設(shè)計一個D觸發(fā)器。

四位全加器程序如下，補全程序。

設(shè)計一個順序脈沖。

設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

設(shè)計一個3‐8譯碼器。

設(shè)計一個4位計數(shù)器。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。