用Veriog描述帶清零端的4位寄存器。

使用Verilog語言設計一個脈沖發(fā)生器。

利用Verilog語言設計一位半加法器。輸入信號：被加數a；加數b；輸出信號：和數sum；進位count。

使用case語句實現(xiàn)四選一多路選擇器。

利用verilog語言設計一個1/2分頻器。

四位全加器程序如下，補全程序。

設計一個異步清零D觸發(fā)器。

同步D觸發(fā)器的程序如下，補全程序。

設計一個同步清零D觸發(fā)器。

編寫一個4位的全加器。（輸入兩個加數a、b；和sum；進位輸入cin；進位輸出cout）。