如下圖，并根據(jù)時間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

設(shè)計一個8位計數(shù)器。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補(bǔ)充完整。

設(shè)計一個D觸發(fā)器。

設(shè)計一個四位全加器。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

利用verilog語言設(shè)計一個1/2分頻器。

利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。