使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。

四位全加器程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

設(shè)計(jì)一個(gè)8‐3編碼器。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

設(shè)計(jì)一個(gè)四位全加器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。