請根據(jù)所學知識，用verilog-HDL硬件描述語言設計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

設計一個D觸發(fā)器。

設計一個4位計數(shù)器。

使用verilog設計一個七段數(shù)碼管譯碼器。

設計一個同步清零D觸發(fā)器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

同步D觸發(fā)器的程序如下，補全程序。

設計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

半加器的程序如下，補全程序。