最新試題

設(shè)計(jì)一奇偶校驗(yàn)位生成電路,輸入八位總線信號(hào)bus,輸出及校驗(yàn)位odd,偶校驗(yàn)位even。

題型:?jiǎn)柎痤}

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段(低電平有效)的四位加法計(jì)數(shù)器,時(shí)鐘clk上升沿有效),復(fù)位信號(hào)clr,置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

題型:?jiǎn)柎痤}

設(shè)計(jì)一個(gè)8‐3編碼器。

題型:?jiǎn)柎痤}

觸發(fā)器設(shè)計(jì)程序如下,補(bǔ)全程序。

題型:?jiǎn)柎痤}

四位全加器程序如下,補(bǔ)全程序。

題型:?jiǎn)柎痤}

利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下,補(bǔ)全程序。

題型:?jiǎn)柎痤}

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號(hào):被加數(shù)a[3:0];加數(shù)b[3:0];低位進(jìn)位cin.輸出信號(hào):和數(shù)s[3:0];進(jìn)位co。

題型:?jiǎn)柎痤}

如下圖,并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整,clr是清零使能端,高電平有效,脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

題型:?jiǎn)柎痤}

利用verilog語(yǔ)言設(shè)計(jì)一個(gè)1/2分頻器。

題型:?jiǎn)柎痤}

8-3編碼器的真值表如下表所示,完成整個(gè)程序的編寫。

題型:?jiǎn)柎痤}