編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

編寫一個4位的全加器。（輸入兩個加數a、b；和sum；進位輸入cin；進位輸出cout）。

設計一個8位計數器。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

設計一個同步清零D觸發(fā)器。

設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

設計一個3‐8譯碼器。

四位全加器程序如下，補全程序。

使用verilog設計一個七段數碼管譯碼器。