設(shè)計(jì)一個(gè)8‐3編碼器。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。

編寫一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

四位全加器程序如下，補(bǔ)全程序。

下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。

設(shè)計(jì)一個(gè)四位全加器。

使用Verilog語言設(shè)計(jì)一個(gè)脈沖發(fā)生器。

設(shè)計(jì)一個(gè)觸發(fā)器。

設(shè)計(jì)一個(gè)順序脈沖。