請根據所學知識，用verilog-HDL硬件描述語言設計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

利用Verilog語言設計一位半加法器。輸入信號：被加數a；加數b；輸出信號：和數sum；進位count。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

使用Verilog語言設計一個脈沖發(fā)生器。

設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

設計一個8位計數器。

如下圖，并根據時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數據。

使用case語句實現四選一多路選擇器。

設計一個D觸發(fā)器。

利用verilog語言設計一個1/2分頻器。