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問答題 根據(jù)下面的程序，畫出產(chǎn)生的信號波形。

1.問答題 根據(jù)下面的程序，畫出產(chǎn)生的信號波形。

2.問答題specparam語句和parameter語句在參數(shù)說明方面不同之處是什么.

3.問答題Verilog HDL語言進(jìn)行電路設(shè)計(jì)方法有哪幾種？

1、自上而下的設(shè)計(jì)方法（Top-Down）
2、自下而上的設(shè)計(jì)方法（Bottom-Up）
3、綜合設(shè)計(jì)的方法

4.單項(xiàng)選擇題在verilog語言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。

A.8
B.16
C.32
D.64

5.單項(xiàng)選擇題在verilog語言中，a=4b’1011，那么&a=（）

A.4b’1011
B.4b’1111
C.1b’1
D.1b’0

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