單項選擇題Verilog連線類型的驅(qū)動強度說明被省略時，則默認的輸出驅(qū)動強度為（）
A.supply
B.strong
C.pull
D.weak
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1.單項選擇題下列哪些Verilog的基本門級元件是多輸出（）
A.nand
B.nor
C.and
D.not
2.單項選擇題在verilog中，下列語句哪個不是分支語句？（）
A.if-else
B.case
C.casez
D.repeat
3.單項選擇題下面哪個是可以用verilog語言進行描述，而不能用VHDL語言進行描述的級別？（）
A.開關(guān)級
B.門電路級
C.體系結(jié)構(gòu)級
D.寄存器傳輸級
最新試題
設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。
題型：問答題
8-3編碼器的真值表如下表所示，完成整個程序的編寫。
題型：問答題
如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
題型：問答題
下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。
題型：問答題
同步D觸發(fā)器的程序如下，補全程序。
題型：問答題
利用verilog語言設(shè)計一個1/2分頻器。
題型：問答題
使用Verilog語言設(shè)計一個脈沖發(fā)生器。
題型：問答題
利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。
題型：問答題
觸發(fā)器設(shè)計程序如下，補全程序。
題型：問答題
設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。
題型：問答題