單項(xiàng)選擇題下列哪些Verilog的基本門(mén)級(jí)元件是多輸出（）
A.nand
B.nor
C.and
D.not
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1.單項(xiàng)選擇題在verilog中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（）
A.if-else
B.case
C.casez
D.repeat
2.單項(xiàng)選擇題下面哪個(gè)是可以用verilog語(yǔ)言進(jìn)行描述，而不能用VHDL語(yǔ)言進(jìn)行描述的級(jí)別？（）
A.開(kāi)關(guān)級(jí)
B.門(mén)電路級(jí)
C.體系結(jié)構(gòu)級(jí)
D.寄存器傳輸級(jí)
最新試題
使用case語(yǔ)句實(shí)現(xiàn)四選一多路選擇器。
題型：?jiǎn)柎痤}
請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。
題型：?jiǎn)柎痤}
8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫(xiě)。
題型：?jiǎn)柎痤}
使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)脈沖發(fā)生器。
題型：?jiǎn)柎痤}
使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)四位全加器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。
題型：?jiǎn)柎痤}
用Veriog描述帶清零端的4位寄存器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。
題型：?jiǎn)柎痤}