設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號(hào)en為高電平時(shí)真值表如下。

請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

半加器的程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。

如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

用Veriog描述帶清零端的4位寄存器。

設(shè)計(jì)一個(gè)8‐3編碼器。

設(shè)計(jì)一個(gè)3‐8譯碼器。

設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。