下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。

利用Verilog語(yǔ)言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。

設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

設(shè)計(jì)一個(gè)8‐3編碼器。

用Veriog描述帶清零端的4位寄存器。

使用case語(yǔ)句實(shí)現(xiàn)四選一多路選擇器。

編寫一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。