任何時(shí)序電路都以（）為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來時(shí)，其狀態(tài)才發(fā)生改變。

用IF語句編寫一個(gè)二選一電路，要求輸入a、b, sel為選擇端，輸出q。

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個(gè)狀態(tài)機(jī)變量wr，可以直接對(duì)wr賦值。

編寫一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。

簡(jiǎn)述VHDL語言與計(jì)算機(jī)語言的差別。

VHDL語言構(gòu)造體的描述方式有哪幾種？試述各自的特點(diǎn)。

（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號(hào)無關(guān)。

IF語句根據(jù)指定的條件來確定語句執(zhí)行順序，共有3種類型：（）。

VHDL語言的變量和信號(hào)有什么區(qū)別？

簡(jiǎn)述實(shí)體端口的模式。